#ifndef MAC_REG_MIB_H
#define MAC_REG_MIB_H

/* Base address of Module's Register */
#define CSR_MIB_BASE (0x2c000)

#define CSR_MIB_PORT_MIB_CNT_DIR (CSR_MIB_BASE + 0x0)
#define CSR_MIB_PORT_MIB_TXPRI0PAUSEPKTS (CSR_MIB_BASE + 0xF0)
#define CSR_MIB_PORT_MIB_TXPRI3XOFFTIME (CSR_MIB_BASE + 0x128)
#define CSR_MIB_PORT_MIB_RXPRI0PAUSEPKTS (CSR_MIB_BASE + 0x250)
#define CSR_MIB_PORT_MIB_RXPRI3XOFFTIME (CSR_MIB_BASE + 0x288)
#define CSR_MIB_INT_STATUS (CSR_MIB_BASE + 0x2000)
#define CSR_MIB_INT_ENABLE (CSR_MIB_BASE + 0x2004)
#define CSR_MIB_INT_SET (CSR_MIB_BASE + 0x2008)
#define CSR_MIB_IERR_U_INFO (CSR_MIB_BASE + 0x200c)
#define CSR_MIB_IERR_C_INFO (CSR_MIB_BASE + 0x2010)
#define CSR_MIB_IERR_U_CNT (CSR_MIB_BASE + 0x2014)
#define CSR_MIB_IERR_C_CNT (CSR_MIB_BASE + 0x2018)
#define CSR_MIB_DBG_IERR_INSERT (CSR_MIB_BASE + 0x201c)
#define CSR_MIB_MEM_INIT_START (CSR_MIB_BASE + 0x2020)
#define CSR_MIB_MEM_INIT_STATUS (CSR_MIB_BASE + 0x2024)
#define CSR_MIB_PORT_MIB_CONTROL (CSR_MIB_BASE + 0x2040)
#define CSR_MIB_SPARE (CSR_MIB_BASE + 0x2080)
#define CSR_MIB_SPARE_CNT (CSR_MIB_BASE + 0x2084)

#endif